應(yīng)屆畢業(yè)生
學(xué)歷不限
2026-01-28 16:39:27
128人關(guān)注
職位描述
該職位還未進(jìn)行加V認(rèn)證，請仔細(xì)了解后再進(jìn)行投遞！
崗位職責(zé)
1.負(fù)責(zé)芯片模塊或項(xiàng)層(TopLevel) 的綜合(Svnthesis)工作，將RTL代碼轉(zhuǎn)換為門級網(wǎng)表(Netist)。關(guān)鍵任務(wù)是根據(jù)設(shè)計(jì)需求，編寫和驗(yàn)證精確的時序約束文件(SDC)，并負(fù)責(zé)其檢查與完善，以確保時序簽核(TimingSignoff)的安全性與準(zhǔn)確
2.主導(dǎo)綜合后的靜態(tài)時序分析(STA)，識別并修復(fù)時序違例。同時，負(fù)責(zé)低功耗設(shè)計(jì)實(shí)現(xiàn)，包括功耗意圖文件(UPF)的生成、低功耗一致性檢查(MVRC)以及功耗分析，并與前后端工程師協(xié)作，對芯片的功耗(Power)、性能(Performance)、面積(Area)即PPA進(jìn)行持續(xù)優(yōu)化
3.負(fù)責(zé)形式驗(yàn)證(Formality)以確保RTL與網(wǎng)表的功能一致性。驗(yàn)收前端設(shè)計(jì)的RTL代碼質(zhì)量，完成跨時鐘域檢查(CDC)和復(fù)位域檢查(RDC)。編寫綜合相關(guān)的設(shè)計(jì)文檔，并與前端設(shè)計(jì)、驗(yàn)證及后端物理實(shí)現(xiàn)團(tuán)隊(duì)緊密協(xié)作，推動設(shè)計(jì)問題的解決
崗位要求
1.2年及以上經(jīng)驗(yàn)，熟悉數(shù)字芯片綜合流程，能熟練使用主流EDA工具完成模塊級綜合任務(wù)，能獨(dú)立負(fù)責(zé)復(fù)雜模塊或中小規(guī)模芯片的完整綜合任務(wù)，有成功流片經(jīng)驗(yàn)
2.掌握數(shù)字電路基礎(chǔ)知識，熟悉代碼規(guī)范、典型電路(如FIFO、狀態(tài)機(jī))。了解綜合、形式驗(yàn)證和靜態(tài)時序分析的基本原理，對低功耗設(shè)計(jì)方法(UPF)、PPA深度優(yōu)化有更深入理解，能預(yù)見并系統(tǒng)性解決復(fù)雜技術(shù)問題
3..熟練使用Synopsys或Cadence的數(shù)字后端工具鏈，如 Design Compiler(DC)/Genus(綜合)、PrTime(PT)(時序分析)、Formality(形式驗(yàn)證)，能進(jìn)行綜合環(huán)境搭建和腳本優(yōu)化，并對工具原理有更深理解。
4.能夠使用Tcl、per、Shel或Python等至少一種腳本語言進(jìn)行自動化處理。具備良好的分析解決問題能力、團(tuán)隊(duì)協(xié)作和溝通能力。具備較強(qiáng)的腳本開發(fā)能力以優(yōu)化設(shè)計(jì)流程，在項(xiàng)目中有較強(qiáng)的主動性和技術(shù)推動力
1.負(fù)責(zé)芯片模塊或項(xiàng)層(TopLevel) 的綜合(Svnthesis)工作，將RTL代碼轉(zhuǎn)換為門級網(wǎng)表(Netist)。關(guān)鍵任務(wù)是根據(jù)設(shè)計(jì)需求，編寫和驗(yàn)證精確的時序約束文件(SDC)，并負(fù)責(zé)其檢查與完善，以確保時序簽核(TimingSignoff)的安全性與準(zhǔn)確
2.主導(dǎo)綜合后的靜態(tài)時序分析(STA)，識別并修復(fù)時序違例。同時，負(fù)責(zé)低功耗設(shè)計(jì)實(shí)現(xiàn)，包括功耗意圖文件(UPF)的生成、低功耗一致性檢查(MVRC)以及功耗分析，并與前后端工程師協(xié)作，對芯片的功耗(Power)、性能(Performance)、面積(Area)即PPA進(jìn)行持續(xù)優(yōu)化
3.負(fù)責(zé)形式驗(yàn)證(Formality)以確保RTL與網(wǎng)表的功能一致性。驗(yàn)收前端設(shè)計(jì)的RTL代碼質(zhì)量，完成跨時鐘域檢查(CDC)和復(fù)位域檢查(RDC)。編寫綜合相關(guān)的設(shè)計(jì)文檔，并與前端設(shè)計(jì)、驗(yàn)證及后端物理實(shí)現(xiàn)團(tuán)隊(duì)緊密協(xié)作，推動設(shè)計(jì)問題的解決
崗位要求
1.2年及以上經(jīng)驗(yàn)，熟悉數(shù)字芯片綜合流程，能熟練使用主流EDA工具完成模塊級綜合任務(wù)，能獨(dú)立負(fù)責(zé)復(fù)雜模塊或中小規(guī)模芯片的完整綜合任務(wù)，有成功流片經(jīng)驗(yàn)
2.掌握數(shù)字電路基礎(chǔ)知識，熟悉代碼規(guī)范、典型電路(如FIFO、狀態(tài)機(jī))。了解綜合、形式驗(yàn)證和靜態(tài)時序分析的基本原理，對低功耗設(shè)計(jì)方法(UPF)、PPA深度優(yōu)化有更深入理解，能預(yù)見并系統(tǒng)性解決復(fù)雜技術(shù)問題
3..熟練使用Synopsys或Cadence的數(shù)字后端工具鏈，如 Design Compiler(DC)/Genus(綜合)、PrTime(PT)(時序分析)、Formality(形式驗(yàn)證)，能進(jìn)行綜合環(huán)境搭建和腳本優(yōu)化，并對工具原理有更深理解。
4.能夠使用Tcl、per、Shel或Python等至少一種腳本語言進(jìn)行自動化處理。具備良好的分析解決問題能力、團(tuán)隊(duì)協(xié)作和溝通能力。具備較強(qiáng)的腳本開發(fā)能力以優(yōu)化設(shè)計(jì)流程，在項(xiàng)目中有較強(qiáng)的主動性和技術(shù)推動力
注：聯(lián)系我時，請說是在江蘇人才網(wǎng)上看到的。
工作地點(diǎn)
地址：深圳龍崗區(qū)深圳龍崗區(qū)平湖街道
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職位發(fā)布者
戴佳呈/..HR
廣州思信電子科技有限公司
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電子技術(shù)·半導(dǎo)體·集成電路
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200-499人
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公司性質(zhì)未知
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上海張江高科技園區(qū)祖沖之路2305號b幢610室
