應(yīng)屆畢業(yè)生
本科
2026-01-25 10:18:46
432人關(guān)注
職位描述
該職位還未進行加V認(rèn)證，請仔細了解后再進行投遞！
崗位職責(zé)：
負責(zé)模擬及混合信號芯片模塊或全芯片的后端物理版圖設(shè)計、實現(xiàn)與優(yōu)化。
獨立完成從電路理解、布局規(guī)劃、物理實現(xiàn)、到設(shè)計驗證（DRC/LVS/ERC）的全流程工作。
與電路設(shè)計工程師緊密協(xié)作，深入理解設(shè)計需求，解決與性能、噪聲、匹配及可靠性相關(guān)的版圖挑戰(zhàn)。
撰寫版圖設(shè)計文檔，確保設(shè)計意圖的可追溯性，并支持芯片的流片與后續(xù)Debug工作。
參與制定和優(yōu)化版圖設(shè)計流程與方法學(xué)，提升團隊設(shè)計效率與質(zhì)量。
崗位要求：
學(xué)歷：大專及以上學(xué)歷，具備2年及以上模擬/混合信號芯片版圖設(shè)計經(jīng)驗。
專業(yè)知識：扎實的模擬版圖基礎(chǔ)知識，精通匹配、隔離、寄生優(yōu)化、可靠性設(shè)計（ESD、Latch-up）等關(guān)鍵設(shè)計理念。
工具技能：精通Cadence Virtuoso、Synopsys IC Compiler等版圖工具，熟練使用Calibre進行物理驗證（DRC/LVS/ERC）。
負責(zé)模擬及混合信號芯片模塊或全芯片的后端物理版圖設(shè)計、實現(xiàn)與優(yōu)化。
獨立完成從電路理解、布局規(guī)劃、物理實現(xiàn)、到設(shè)計驗證（DRC/LVS/ERC）的全流程工作。
與電路設(shè)計工程師緊密協(xié)作，深入理解設(shè)計需求，解決與性能、噪聲、匹配及可靠性相關(guān)的版圖挑戰(zhàn)。
撰寫版圖設(shè)計文檔，確保設(shè)計意圖的可追溯性，并支持芯片的流片與后續(xù)Debug工作。
參與制定和優(yōu)化版圖設(shè)計流程與方法學(xué)，提升團隊設(shè)計效率與質(zhì)量。
崗位要求：
學(xué)歷：大專及以上學(xué)歷，具備2年及以上模擬/混合信號芯片版圖設(shè)計經(jīng)驗。
專業(yè)知識：扎實的模擬版圖基礎(chǔ)知識，精通匹配、隔離、寄生優(yōu)化、可靠性設(shè)計（ESD、Latch-up）等關(guān)鍵設(shè)計理念。
工具技能：精通Cadence Virtuoso、Synopsys IC Compiler等版圖工具，熟練使用Calibre進行物理驗證（DRC/LVS/ERC）。
注：聯(lián)系我時，請說是在江蘇人才網(wǎng)上看到的。
工作地點
地址：上海浦東新區(qū)上海浦東新區(qū)川沙路1
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職位發(fā)布者
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